Cari ragazzi,
qualcuno di voi sà darmi lumi su questo punto dell'esercizio (prova 18.12.06 4.b)?
Costruito lo schema elettrico di una matrice di codifica rom nand domino, con w1=10101 w2=10010 w3=11011 w4=10001, assumendo tutte le uscite caricate da invertitori cmos ad area minima simmetrici w/l|p=2.5w/l|n (a cosa serve dire questo ai fini pratici dell'esercizio?) e assumendo anche che ognuno dei pmos ed nmos della rom siano delle stesse dimensioni, valutare i ritardi di lettura dei singoli bit in uscita per la parola w0 (w0? intendeva dire w1?), esprimendoli analiticamente in funzione del ritardo di propagazione tp0 dell'inv simmetrico di riferimento.

Ma da dove esce fuori sta roba? Non ditemi che devo solo contare gli nmos caricati sull'nmos che caricano il drain nella wordline w0, comprendendo l'ultimo proprio della logica domino?

elpmi plis,
G

Gianpredator in a mail said to me:
da uno studio approfondito forse sono riuscito a trovare la soluzione. la rom è in logica domino e ha quindi un invertitore su ogni uscita (a parte tutto anke se nn fosse in logica domino il testo dice di considerare come capacità di carico quella di un inv.). durante la fase di precarica i pmos di pull up portano l'uscita alta (bassa dopo l'invertitore). durante la fase di valutazione se i saganli di ingresso prevedono l'uscita alta (nessun nmos conduce a massa) nulla avviene perchè questa già si trova alta dopo la precarica. se invece l'uscita deve essere bassa allora bisogna calcolare il tempo k ci mettono gli nmos a scaricarla.

---> NB1 il decodificatore di riga opera in maniera negata: tutte le uscite sn alte tranne quella che si riferisce alla parola che vogliamo leggere. NB2 nella matrice i mos vanno messi dove si vuole un 1. ciò è diretta conseguenza di NB1 a elettrico quanti mos ci sono in serie nel percorso verso massa, in riferimento a ciascuna bitline, per calcolare il Tp riferito al Tp0. Infatti, sempre in riferimento a ciascuna bitline, si può vedere il tutto come una porta NAND (ma va..dice rom a NAND) con K mos in serie. basta quindi utilizzare le formule che ci sono sul libro per trovare il Tp0 in funzone del fan-in (K)

Cosa ne pensate?
G

Riscrivo tutto in un italiano più comprensibile:


La rom è in logica domino, ha quindi un invertitore su ogni uscita (anche se nn fosse in logica domino il testo dice di considerare come capacità di carico quella di un inv.). Durante la fase di precarica i PMOS di pull up portano l'uscita alta (che diviene bassa dopo l'invertitore). Durante la fase di valutazione se i saganli di ingresso prevedono l'uscita alta (cioè se l'i-esimo bit della word deve essere 1), nessun NMOS conduce a massa (in realtà vi è solo un NMOS interndetto cfr NB1) e nulla avviene perchè l'uscita già si trova alta dopo la precarica. Se invece l'uscita deve essere bassa allora bisogna calcolare il tempo che impiegano gli NMOS a scaricare la capacità di carico.

->NB1: il decodificatore di riga opera in maniera negata: tutte le uscite sn alte tranne quella che si riferisce alla parola che vogliamo leggere.
->NB2: nella matrice i mos vanno messi dove si vuole un 1. Ciò è diretta conseguenza di NB1


Basta quindi valutare dallo schema elettrico quanti NMOS sono in serie nel percorso verso massa, in riferimento a ciascuna bitline, per calcolare il Tp riferito al Tp0. Infatti, sempre in riferimento a ciascuna bitline, si può vedere il tutto come una porta NAND (ma va..dice ROM a NAND) con K MOS in serie. Quindi basta utilizzare le formule che ci sono sul libro per trovare il Tp0 in funzone del fan-in (K)


Secondo me questo è il ragionamento più logico. Se qualcuno ha altre idee/suggerimenti...lo faccia sapere al gaddu (dato che è lui che deve dare l'esame )

Buono Studio

GP