Gentili utenti,
la settimana scorsa il prof. Paolo Spirito ci ha consegnato la prima esercitazione, da completare a casa, e che si sarebbe dovuta consegnare martedì scorso, ma che comunque è ancora possibile consegnare entro gioverì prossimo insieme alla 2a esercitazione. Invito tutti a svolgerla dal momento che vale come esenzione dalla prova pratica dello stesso esame. Vi ricordo che è disponibile la soluzione nell'area dowload.

Esercitazione n. 1 studente:

Realizzazione di lay-out di una funzione complessa
Realizzare con Microwind l’implementazione con lay-out della funzione Y = AB + D(C+E) mediante porta complessa CMOS che realizza la funzione negata e successivo invertitore simmetrico che annulla l’inversione.
Si utilizzino le regole di progetto edu-n.rul. Si dimensionino tutti i transistori NMOS con L= 2l e Wn = 4l, e tutti i transistori PMOS con L= 2l e Wp = 2.5Wn = 10l, linee in _meta_l-1 con W= 4l per le interconnessioni tra i MOS e per l’alimentazione e la massa. Si organizzi il lay-out con linee in poly verticali e linee in _meta_l-1 orizzontali (per la connessione ad ulteriori circuiti).
a) definire la topologia della porta complessa mediante grafi ad arco e riportare lo schema circuitale
b) identificare sui grafi il percorso di Eulero utilizzato per la definizione del lay-out della porta complessa
c) realizzare il lay-out della porta complessa + invertitore con Microwind e riportare la stampa (in monocrome) del lay-out realizzato

La soluzione della prova la trovate nella nostra Area Download, usufruibile da parte di tutti gli utenti registrati presso cdp-r.com a questa pagina: http://cdp-r.com/sito/View-details/Esercitazioni-per-Casa-CID/161-Es_1_09.pdf.html

Gaddu,

Gentili utenti,
la settimana scorsa il professore ha ritirato le tracce della seconda esercitazione, consegnataci un paio di settimane fà. Ricordando a chi non l'avesse consegnata che può ancora farlo giovedì 19 c.m. insieme alla terza consegna, disponibile da stasera sul webdocenti; posto la traccia della 2a:

Esercitazione n. 2 Studente:

Analisi dinamica della porta complessa
Per la porta complessa realizzata nell’esercitazione precedente,
a) riportare (di nuovo) lo schema elettrico realizzato per la porta
b) verificare la funzione logica negata (a monte dell’invertitore che ora va considerato solo come carico), per diverse significative combinazioni di variabili in ingresso (si valuti il livello logico di uscita applicando ai diversi ingressi: VDD per il livello logico alto e VSS per quello basso) - (non riportare i dati relativi sul foglio)
c) effettuare l’analisi (con il simulatore Microwind) dei tempi di propagazione relativi alla sola porta complessa identificando le condizioni worst case, e utilizzando le combinazioni delle variabili logiche da applicare per ottenere rispettivamente tPLH e tPHL nei casi peggiori. Si riportino per questi casi i valori ottenuti nella tabella apposita.
Le simulazioni vanno effettuate applicando, agli ingressi che vedono grandezze variabili, tensioni impulsive (con il comando “clock”) con tempi di salita e discesa 0.1 ns e durata del livello alto o basso 1.9ns (si utilizzi il modello LEVEL1 dei MOS dal menu “simulation parameters” della finestra “simulate”)

La soluzione della prova la trovate nella nostra Area Download, usufruibile da parte di tutti gli utenti registrati presso cdp-r.com a questa pagina: http://www.cdp-r.com/sito/View-details/Esercitazioni-per-Casa-CID/163-Es_2_09.pdf.html


Gaddu,

Gentili Utenti,
oggi il professore ci ha consegnato le terze esercitazioni corrette, ed io ho beccato la mia terza A; vi ricordo che domani c'è la consegna della quarta esercitazione. Pertanto consiglio a tutti coloro non si siano ancora portati al passo, di farlo consegnando congiuntamente alla quarta traccia, anche la terza, il professore le accetterà ugualmente, vi verranno riconsegnate mercoledì prossimo, corrette. Nel frattempo vi posto la soluzione alla terza traccia:

Esercitazione n. 3 Studente:

Realizzazione di lay-out di una porta XOR con pass transistors N e P
Realizzare con Microwind il lay-out della funzione XNOR , a partire dalle variabili A e B, e la sua inversione mediante un successivo invertitore simmetrico, in modo da realizzare alla sua uscita la funzione XOR voluta.
Si dimensionino tutti i transistori NMOS con L= 2lambda e Wn = 2L= 4lambda, e tutti i transistori PMOS con L= 2lambda e Wp =2.5Wn= 10lambda. Si realizzi il lay-out della porta assumendo per le linee di alimentazione e di massa la stessa distanza utilizzata nella realizzazione della porta complessa, in modo da poter interconnettere successivamente le due porte. Utilizzare anche per questo circuito la topologia precedentemente indicata, con linee verticali in polisilicio, diffusioni N e P orizzontali, linee in _meta_l-1 con W= 4lambda per le interconnessioni e per le alimentazioni.

Riportare sul foglio:
a) Circuito elettrico realizzato:

b) livelli logici
Valutare i livelli logici V’OH e V’OL prima dell’invertitore (funzione XNOR) per le diverse combinazioni delle variabili, e quelli VOH e VOL a valle dell’invertitore.

c) Analisi dinamica
Effettuare l’analisi dei tempi di propagazione relativi all’insieme porta + invertitore (si consideri per semplicità l’uscita dell’invertitore senza carico), identificando le variabili logiche utilizzate per valutare rispettivamente tPLH e tPHL.

La soluzione della prova la trovate nella nostra Area Download, usufruibile da parte di tutti gli utenti registrati presso cdp-r.com a questa pagina: http://cdp-r.com/sito/View-details/Esercitazioni-per-Casa-CID/166-Es_3_09.pdf.html

Gaddu,

Gentili Utenti,
di seguito il testo della 4a esercitazione, volevo far notare che stavolta c'è stata una gran parte di B a causa dell'errore comune a tutti di aver preso un tphl invece del tplh del ritardo del Ci che ammontava a 198ps. Pertanto vi posto solo la traccia.

Esercitazione n. 4 studente:

a) Realizzazione del lay-out di un sommatore a 1 bit
Realizzare con Microwind il lay-out del full-adder a 1 bit realizzato con 2 porte XOR e la porta complessa già progettate, inserite in orizzontale tra le linee di alimentazione comuni alle tre porte, riportando nel foglio il lay-out realizzato.
Si consideri per il full-adder l’ingresso di Ci-1 nella parte inferiore, e l’uscita Ci nella parte superiore, in modo da poter connettere i singoli sommatori a un bit in una struttura bit-slice.

b) Analisi dinamica
Effettuare l’analisi del ritardo maggiore per il bit di riporto Ci, identificando le transizioni dei segnali di ingresso rispetto ai quali si ha il ritardo più elevato.

La soluzione della prova non è disponibile poichè ho sbagliato a valutare Ci prendendo di conseguenza una B.

Gaddu,

Gentili utenti,

con questa, quinta ed ultima prova, si concludono le esercitazioni somministrate dal professor Spirito per l'a.a. 2009/10, avendoci consegnati oggi i risultati, congiutamente al fatto che è anche terminato il corso, non ho da consigliarvi di consegnare tale prova nella prossima lezione, spero soltanto che dall'anno prossimo le tracce rimarranno le stesse (come è già successo quest'anno), pertanto spero possano servire per i ragazzi delle matricole N. La traccia, in ogni caso, era la seguente:

Esercitazione n. 5 Studente:

a) Realizzazione del lay-out di un sommatore a 6 bit
Realizzare con Microwind il lay-out del sommatore a 6 bit utilizzando 6 sommatori a 1 bit realizzati con le porte XOR e la porta complessa già progettate.
Si utilizzi in questo circuito la topologia indicata sinteticamente nello schema riportato. si suggerisce di utilizzare _meta_l1 per le linee orizzontali di collegamento ai singoli full adder, e _meta_l2 per quelle verticali globali per tutto il sommatore , in modo da permettere le sovrapposizioni.
Si utilizzino linee verticali sulla sinistra per i bit di ingresso Ai, Bi, e alimentazione, e linee verticali sulla destra per i bit di somma e il bit carry di overrange C6; si consideri per ogni sommatore l’ingresso di Ci-1 nella parte inferiore, e l’uscitai Ci nella parte superiore, in modo da poter connettere i singoli sommatori a un bit in una struttura bit-slice.

b) Analisi dinamica
Effettuare l’analisi
a) del ritardo maggiore (valutato nel caso di tpLH) per il bit di overrange C6 rispetto ai bit di ingresso (si effettui la valutazione suddetta facendo variare solo uno dei bit di ingresso).
b) del ritardo maggiore (sempre valutato nel caso tpLH) tra quelli dei diversi bit di somma Si rispetto ai bit di ingresso (facendo variare solo uno dei bit di ingresso)

La soluzione della prova la trovate nella nostra Area Download, usufruibile da parte di tutti gli utenti registrati presso cdp-r.com a questa pagina: http://cdp-r.com/sito/View-details/Esercitazioni-per-Casa-CID/199-Es_5_09.pdf.html

Gaddu,