Ragazzi ho un problema nel creare il diagramma in oggetto; per esempio nella prima prova svolta del blocco presente in area download c'è un flip flop jk e chiede di determinare l'andamento dei segnali intermedi A e B, quello che mi chiedo è: visto che il clock resta abilitato per tutto il tempo e A e B cambiano solo se J e K cambiano, essendo questi ultimi costanti pari a 1 come è possibile che A e B abbiano delle variazioni ?

Qualcuno potrebbe darmi almeno un consiglio per capire da dove partire con questo tipo di diagrammi ?

Grazie

spero che ho visto lo stesso esercizio di cui parli (3/2/03). I segnali A e B inizialmente sono alti. Infatti i due segnali sono le uscite di due NAND con uno degli ingressi nell'istante t=0 (il clock in questo caso) a livello basso. Quando il clock diventa 1 (tenendo conto che J=K=1) uno tra A e B commuterà. Chi sarà a cambiare stato dipende unicamente dal valore di Q e notQ nell'istante t=0. Credo quindi che devi fare un'ipotesi su quale delle uscite sia alta (sono complementari, quindi una vale l'altra).
Fammi sapere se riesci a risolvere l'esercizio altrimenti cerco di essere + preciso nel procedimento.

una precisazione: è possibile che A e B varino anche se J=K=1 e CLK ha una sola transizione, perchè le uscite sono in retroazione

Ti ringrazio per la disponibilità.
Anche se ho posto la domanda un pò incasinata, hai capito perfettamente il mio problema.
Il compito è quello giusto.


GianPredator ha scritto:
spero che ho visto lo stesso esercizio di cui parli (3/2/03). I segnali A e B inizialmente sono alti. Infatti i due segnali sono le uscite di due NAND con uno degli ingressi nell'istante t=0 (il clock in questo caso) a livello basso. Quando il clock diventa 1 (tenendo conto che J=K=1) uno tra A e B commuterà. Chi sarà a cambiare stato dipende unicamente dal valore di Q e notQ nell'istante t=0.

Fin qui tutto chiaro.


Credo quindi che devi fare un'ipotesi su quale delle uscite sia alta

Da qui cominciano i problemi, ho visto anche altri compiti e sembra ( anche se non si nota molto dalle fotocopie ) che i valori iniziali di Q e notQ siano dati per l'istante precedente la variazione del clock. Assumiamo quindi che Q =1 e notQ = 0. Io ragiono così: all'instante in cui il clock diventa alto alla nand collegata a B si presentano 3 '1', dopo un tempo tp (dovuto alla prima porta nand )la B diventa '0', dopo un'altro tp la notQ sale a 1, dopo un altro tp la Q questa volta va a 0 visto che alla sua nand si presenta A=1 e notQ=1, da qui continuo a ritroso per l'invertitore di sopra e vedo come varia anche A. La questione è che non sono certo che sia questo il modo di ragionare anche perchè non mi trovo con il grafico proposto nella soluzione.

hai ragione, dalle fotocopie non si vede bene ma è molto probabile che Q venga dato a t=0.

il grafico nella soluzione è chiaramente sbagliato:
1) A e B devono essere alti a t=0 per quello che ti ho detto prima
2) sta scritto ERRATO XD

In ogni modo il tuo procedimento è esatto

Vabbè che sono distratto ma avevo visto che c'era scritto ERRATO, mi riferivo alla seconda soluzione, se vedi qualche pagina avanti c'è una soluzione un pò più pulita, non mi trovo con quella purtroppo...però mi sento già meglio a sapere che almeno il ragionamento l'ho azzeccato.

chiedo venia non avevo visto che qualche pagina dopo l'esercizio era svolto di nuovo

comunque mi sembra che anche questa seconda soluzione sia sbagliata:
quando CLK=1, A può diventare basso solo se tutti gli ingressi della NAND sono 1. Quindi Q dovrebbe essere bassa in contraddizione con quanto scritto.

figurati, mica ti stavo rimproverando di qualcosa, solo volevo chiarire perchè appunto anche a me il secondo sembrava sbagliato. Proverò a fare anche gli altri esercizi simili nelle altre prove sperando che non tutti siano sbagliati, nel caso continuerò a scocciare Come sempre gentilissimo in ogni caso. Grazie.

di niente..sempre a disposizione

mi inserisco in quest'alt4ra discussione per evitare dei sovraccarichi inutili. volevo porvi questa domanda in merito agli schemi logici (quindi anche FLIP FLOP). se nello schema logico compare una una OR oppure una AND, la si trasformano in porte NOR e NAND con rispettivo invertitore in serie? sempre? detto questo poi ovviamente il tempo di propagazione peggiora...perchè oltre alla porta bisogna considerare un Tp dell'invertitore. giusto?