Ragazzi sto uscendo pazzo, ho letto già il post riguardante lo stesso problema ma non riesco ad uscirne in nessun modo: sono bloccato all'esempio svolto a pagina 321 del libro, praticamente il calcolo del tp di una serie di porte logiche; ho capito come si fa il calcolo in se ma non riesco in nessuna maniera a capire come riesce lui a sapere per certo che le combinazioni per avere la transizione in uscita 0->1 siano proprio quelle 3. In pratica non so come trovare la sequenza di condizioni per le quali si ha una transizione in uscita, trovata questa poi so calcolare il tp.

Sicuramente non sono la persona più adatta a rispondere a questo tuo quesito, comunque il modo in cui io risolvevo quel quesito è innanzitutto identificando il percorso che introduceva più ritardo, dopodichè partendo dall'ultima porta logica a ritroso, passavo ad identificare il valore dei segnali in ingresso in modo coerente con il valore del segnale in uscita, per esempio se l'ultima porta è una not, e la transisione del segnale Yout è 0->1, allora il segnale in ingresso prima dell'ultima porta, che è una not, deve passare 1->0; supponiamo che appena prima fosse stata posta una and, per es a 3 ingressi, che ovviamente da 1->0 (l'ingresso della not), fisso due ingressi a 1, ed il terzo lo faccio variare 1->0.
Per quel che mi ricordo questo è il procedimento che adottavo io. Lascio la parola a qualcuno che ha svolto l'esame più recentemente.

Buono studio,
G

ha detto bene il gaddu...parti dall'ultima porta (con uscita Y) e procedi a ritroso considerando di volta in volta le transizioni necessare per ottenere una determinata commutazione dell'uscita (per es 0->1). ovviamente per il calcolo nel wc devi considerare il percorso con più porte in serie.

Innanzi tutto grazie per le risposte, se ho capito bene quindi vedo a occhio quale è il percorso con più porte in serie cerco di far avvenire una transisione per uno degli ingressi a monte di questa serie e poi calcolo il tp considerado in _base_ al tipo di transizione ( carica o scarica ) quanti mos ci sono; mi ci applico un pò e vedo di fare qualche esempio,quello che mi "infastidiva" era che lui indicava TUTTE le possibili combinazioni per le transizioni e poi si valutava quale fosse quella peggiore, ma credo che farò come avete detto voi, cerco il percorso con più porte e li cerco di far uscire fuori una transizione in ingresso ( anche se a rigore non è detto che sia possibile per quel percorso ).

Ragazzi vi devo ringraziare ancora, ho provato a fare di nuovo i conti e ho trovato subito entrambi i tempi, a questo punto se non viene richiesto all'esame di trovare tutte le combinazioni ma solo il caso peggiore sono a cavallo.

ciao ragazzi, mi insertisco anche io in questa discussione sui tp (W.C.) mi chiedevo quale era il metodo per considerare o meno il ritardo dell'invertitore...perchè in alcuni casi è calcolato in altri non viene considerato. perchè? ho provato spiegarlo da solo...vedendo le mutazione 1 -> 0 e viceversa...capire se c'entrava il TPhl o TOlh...ma non sono riuscito a definire una teoria.

Aiuto please

Il ritardo dell'invertitore lo devi considerare se si trova sul percorso critico, cioè quello con più porte dall'ingresso all'uscita.

grazie mille

un pò complicato da spiegare, cerchiamo di riuscirci.
Allora siamo nel primo esercizio d'esame ovvero, dovfe il prof ti da una funzione logica Y= etc etc. ti chiede di creare il circuito FCmos, poi ti chiede il percorso di Eulero ed infine di disegnare il tracciato (diciamo un pezzotto di microwind). Il mio problema sta nel disegnare il tracciato (forse la cosa più cretina visto che non ho trovato nessun topic su ciò). Io agisco in questo modo:

1) disegno Vdd e Vss
2)traccio la linea di __meta__llo per i contatti
3)traccio le gate comuni ai Pmos e gli Nmos
4)vedo quali source e quali drain sono collegati con vdd e Vss
5)qui nasce il problema, cioè creare i collegamenti tra i vari source e drain, c'è una regola?

quella che stavo sperimentando io è di trovare linee chiuse nel percorso di Eulero, solo che a volte ci sono delle difficoltà. Consigli in merito?

6) collego i pmos e gli nmos all'uscita ed è fatta!

grazie dell'attenzione

mi inserisco in quest'alt4ra discussione per evitare dei sovraccarichi inutili. volevo porvi questa domanda in merito agli schemi logici (quindi anche FLIP FLOP). se nello schema logico compare una una OR oppure una AND, la si trasformano in porte NOR e NAND con rispettivo invertitore in serie? sempre? detto questo poi ovviamente il tempo di propagazione peggiora...perchè oltre alla porta bisogna considerare un Tp dell'invertitore. giusto?