un pò complicato da spiegare, cerchiamo di riuscirci.
Allora siamo nel primo esercizio d'esame ovvero, dovfe il prof ti da una funzione logica Y= etc etc. ti chiede di creare il circuito FCmos, poi ti chiede il percorso di Eulero ed infine di disegnare il tracciato (diciamo un pezzotto di microwind). Il mio problema sta nel disegnare il tracciato (forse la cosa più cretina visto che non ho trovato nessun topic su ciò). Io agisco in questo modo:

1) disegno Vdd e Vss
2)traccio la linea di _meta_llo per i contatti
3)traccio le gate comuni ai Pmos e gli Nmos
4)vedo quali source e quali drain sono collegati con vdd e Vss
5)qui nasce il problema, cioè creare i collegamenti tra i vari source e drain, c'è una regola?

quella che stavo sperimentando io è di trovare linee chiuse nel percorso di Eulero, solo che a volte ci sono delle difficoltà. Consigli in merito?

6) collego i pmos e gli nmos all'uscita ed è fatta!

grazie dell'attenzione

Col beneficio del dubbio di chi ha fatto questo esame un anno e mezzo fà, provo a risponderti.

Che io ricordi, se ho capito bene, basta una lunga linea di diffusione p sopra ed una n sotto, e non dimenticare l'n-well!

Ti ricordo che un percorso di eulero esisterà sempre negli esercizi di Spirito, spesso basta cambiare l'ordine nello schema fullcmos e invece di fare per es A(B+C) fai (B+C)A, maccheronicamente invece di mettere l'A sopra lo metti sotto al B+C. In caso negativo basta fare più lunghe diffusioni.

Controlla la relativa prima esercitazione nell'area download.

G

purtroppo senza esercizio davanti è difficile da spiegare...si le linee di diffusione ci sono....

io intendo quando negli archi compaiono più linee chiuse con gli stessi vertici in comune. ad esempio A chiuso con b poi b chiuso con c, che a sua volta chiude anche con A. faccio una sola linea che collega tutti e tre. cmq grazie, N-well sarebbe la diffusione che deve prendere tutta la parte dei pmos vero?

Sisi proprio quella, quella che sembra un prato per intenderci. Se fai un disegno e lo alleghi forse ci capiamo meglio! Comunque ti ripeto, dai un'occhiata che c'è un pò di materiale nell'AD, se non bastasse ti invio io qualcosa se ce l'ho ancora.

G

è tutto ben accetto....grazie....dalla AD ho scaricato tutto il possibile! cerchero di fare il dicegno e lo passo! dato che ci troviamo in tema....mi chiedevo quando si fa la temporizzazione il ritardo della porta AND oppure OR è di un solo Tp. può dipendere dagli ingressi....dagli esercizi che sono svolti sembra di no. grazie ancora!

ho fatto la scanisione. dove te la mando?

Eeeh mo vuoi troppo, su questo non parlo perchè non ne sono affatto sicuro e non vorrei dire stupidaggini. Allega pure il file ad un post!

G

biase ha scritto:
a....mi chiedevo quando si fa la temporizzazione il ritardo della porta AND oppure OR è di un solo Tp. può dipendere dagli ingressi....dagli esercizi che sono svolti sembra di no. grazie ancora!
Eeeh mo vuoi troppo, su questo non parlo perchè non ne sono affatto sicuro e non vorrei dire stupidaggini; comunque non è così, pensa che una NAND a n ingressi, ha tphl:n*tp(avendo n mos in serie che conducono) tplh:tp; esattamente l'opposto per una OR, per una and calcola tpnand+1 perchè hai una nand ed un invertitore. Per quanto riguarda gli ingressi, tu parti sempre da destra e risali il circuito. Scusa ma stai studiando dal libro di Spirito? Quello spiega tutto davvero bene passo passo!

ho fatto la scanisione. dove te la mando? Allega pure il file ad un post (Seleziona l'immagine da caricare...etc)!

G

ma il problema infatti non è il libro di spirito...che è fatto benissimo....mi si capisce...il problema sono quel malloppo di esercizi svolti....mi sta mandando un pò in confusione con questi diagrammi di temporizzazione....tipo per la porta and ho sempre fatto così...cioè considero una nand più invertitore...anche se così i tempi di propagazione si allungano tantissimo.

Mi sembra tutto corretto (se il grafo è giusto - dovrebbe essere E+AD(B+C) ), dov'è il problema?
Per la and=not+and, si fà proprio così! Volevi fare una fullcmos a logiche non negate? E che stiamo a disneyland?

Hei ma tu hai fatto CEM (con Riccio) per caso?

G

al massimo sono stato a mirabilandia! hihihihi

per quanto riguarda la porta and il problema è riversato su un esercizio che è uscito all'ultimo appello....dove ti dava uno schema logico e senza chiederti circuito o altro ti chiedeva la temporizzazione. questo scherma logico si chiudeva su una porta and..allora ecco che sorge la domanda (forse stupida) la porta and la devo trasformare in una nand + invertitore o resta così e si sarà un tempo di propagazione per ella!?

ritorniamo al grafico, il mio problema è relativo al percorso Vdd y, c'è un prima linea chiusa formata da A e B (e qui tutto ok, la unisco facendo il ponte sul tracciato, però poi ce ne sta un'altra e cioè DBC, lego anche queste nel modo in cui sta fatto il disegno. va bene? se ci fai caso per formare questo nuovo ponte ho il contatto che lega C a Vdd, non è che s'incazza emi manda a casa?

Quanto tempo ti sto facendo perdere...scusami...ma spirito mi sta esaurendo...ho terrore di lui!

biase ha scritto:
la porta and la devo trasformare in una nand + invertitore o resta così e si sarà un tempo di propagazione per ella!?Che io ricordi, si, ma ti invito a chiedere conferma a chi ha un CID più fresco.
...ho il contatto che lega C a Vdd, non è che s'incazza emi manda a casa? Questa cosa non l'ho capita; in ogni vsdo in questo modo hai collegato B-A a C e quindi a VDD, ed è un errore perchè và collegato solo ad E-D come hai fatto.

Quanto tempo ti sto facendo perdere...scusami...ma spirito mi sta esaurendo...ho terrore di lui!Rispondimi solo, "si" alla domanda "hai fatto Campi con Riccio?", e stiamo pace!

G

CEM....non ho nemmeno propagazione...non staremo mai pace...mi spiace. cmq se vedi ho creato un collegamento che da A va a C...dici che è superfluo(sbagliato)?

biase ha scritto:
CEM....non ho nemmeno propagazione...non staremo mai pace...mi spiace. cmq se vedi ho creato un collegamento che da A va a C...dici che è superfluo(sbagliato)?
Si lo è (sbagliato) per il semplice motivo che è come se avessi entrambi i capi di A, ed entrambi quelli di D collegati a Vdd!

Grrr!! La tua disperazione riguardo CID è letteralmente infima rispetto alla mia con CEM! E non trovo nessuno che possa aiutarim al riguardo!

G

Passiamo ora a microwind:

domanda molto semplice. mi serve sapere come dare al layout appena costruito un segnale di ingersso. nella palette ci sono 3 pulsanti interessanti:

add a clock add pulse add a sinus

il primo mi pare di capire che c'entri poco. tra il terzo e il secondo c'è solo la differenza che uno è un'onda quadra e l'altro un'onda sinusoidale?

cliccandoci sopra (e dopo aver cliccato nel posto dove lo si vuole inserire) esce una schermata per la modifica dei parametri. Di solito non cambio nulla. che ne dite? se qualcuno ne sa di più sull'inserimento del segnale di ingesso nel layout mi faccia sapere.

grazie in anticipo a tutti