Dato che le informazioni sulle domande d'esame sono un po' datate, vi riporto il compito dell'appello di Giugno, sperando possa esservi utile:

1) Descrizione Xilinx Virtex in tutte le sue componenti;
2) Dato il diagramma a blocchi del LFSR presente sul libro, ovviamente senza specificare di che circuito si trattasse, ricavare il codice verilog, l'occupazione di CLB sulla Virtex prima serie e la formula per la frequenza massima a cui tale circuito può lavorare;
3) Architettura di un carry look-ahead, e discussione su quale PLD possa implementarlo al meglio;
4) Significato coefficiente riflessione e distinzione dei 3 casi riportati sul libro, cioè carico pari a Zo, aperto o corto.

L'esercizio in Verilog consisteva nell'implementazione di un circuito che lavorasse con numeri signed in codifica Q(5,2). Degli ultimi tre numeri inseriti, a patto che nessuno di questi fosse un numero negativo, l'uscita era pari al massimo dei tre. In caso contrario, l'uscita assumeva valore nullo.

La modalità di esame non è cambiata, 40 minuti per la teoria (a parer mio sono pochi, ma il professore non è certosino nella correzione) e 40 per la prova al calcolatore. Vi è infine una veloce discussione del codice e delle scelte progettuali.

Riporto di seguito le domande dell'appello di Novembre 2017.

1) Descrivere le tecniche di programmazione di una FPGA e trattarne vantaggi e svantaggi.

2) Descrivere l'architettura migliore di un addizionatore per FPGA.
A cosa serve il bit di overflow?
Come può essere implementato circuitalmente?
Come si può ottenere un addizionatore a 2n bit a partire da 2 addizionatori a n bit?

3)Diodi di protezione e bus holder.


La prova pratica consisteva nell'implementare un filtro con in ingresso un segnale unsigned che ad ogni colpo di clock resituisca l'uscita Yn=Xn-1*0.5+Xn-2*0.25+Xn-3*0.125. Tutti i segnali devono essere di 8 bit.

Ricordate, nella prova pratica, di fare un piccolo schema a blocchi del circuito che volete implementare (il prof. è la prima cosa che guarda durante la correzione).