Mi sapreste dire dove posso trovare le esercitazioni?grazieee!!!!

vedi devi andare al centro fotocopie di via claudio

intendevo le esercitazioni svolte...mi sono espresso male...quelle che stanno al centtro fotocopie di via claudio già ce l'ho!

se per esercitazioni svolte intendi il "capitolo5" degli appunti del prof (qll sul verilog) allora lo trovi sempre al centro fotocopie...k io sappia non c sono prove svolte



GP

e chi ha seguito il corso l'anno scorso col programma vecchio e nn ha potuto seguire quest'anno(tipo me) come fa ad imparere a usare QuartusII?

Al centro fotocopie (ora non ricordo se quello a via claudio o quello ad agnano) il prof ha lasciato diversi appunti, tra questi ci sta anche un blocco chiamato "l'ambiente di sviluppo altera quartus II etc..". Se poi quest'anno non hai seguito il corso ti consiglio di prendere tutti gli appunti lasciati dal prof sia su quartus, sia sul verilog, sia sulla realizzazione di circuiti (combinatori e sequenziali).
Non preoccuparti comunque perchè, date le nostre conoscenze e l'utilizzo che ne facciamo, QII è molto intuitivo come software (almeno io ho avuto questa impressione), quindi basta smanettare qualche sera per imparalo ad usare (quanto basta per l'esame).
Spero di aver risposto adeguatamente a quello che chiedevi.


ciao
GP

Grazie mille...seguirò il tuo consiglio!!!!!sperando di passare l'esame visto che è uno degli ultimi!!!

cosa è uscito stamattina all'appello di SEP?

domande teoriche:

-determinare il package in _base_ a specifiche sui pin e potenza dissipata (i dati erano parekki nn li ricordo tutti)

-CLB xilinx XC4000 e utilizzo come RAM

-lungheza critica di un collegamento

verilog:
progettare un filtro passabasso. Data una sequenza in ingresso il circuito calcola la media dei 4 campioni precedenti. Uscite e ingressi a 8 bit.
(praticamente se in ingresso arriva IN1 IN2 IN3 IN4 IN5 IN6 IN7 IN8 IN9 IN10 le uscite devono essere OUT1=media(IN1 IN2 IN3 IN4) OUT2=media(IN2 IN3 IN4 IN5) e cosi via. ps ovviamente IN1 IN2 etc. sono a 8bit)

bell' esercizietto..

Salve ragazzi.Qualcuno conosce le domande e l'esercizio del secondo appello di giugno?

secondo appello:

esercizi:

1)definire il Th e Ts e determinare i vincoli per un circuito composto da:

Codice: :

FFD->2AND in serie->FFD->2AND in parallelo->FFD->FFD

2) Buffer 3State

3) Tipologie di adattamento e in particolare la terminazione Thevenin


verilog:
la traccia non la ricordo bene..era un convertitore binario/bcd. Comunque dava anche lo schema quindi bastava seguire quello per farlo


spero di non aver dimenticato nulla


GP

Ecco: mi ero dimenticato di aggiungere che nell'esercizio sul timing non vi era clock skew lungo la linea

oggi sono uscite 6 domande :

1a) Descrivere Xilinx Virtex II sinteticamente, I/O, blocco logico, clock, aritmetica etc etc

1b) Fare in verilog (scritto sul foglio) un contatore a 5bit di uscita con reset e up/down

1c) Spiegare come verrebbe mappato il circuito realizzato in 2a sull'fpga virtexII

1d) Fare una stima analitica della frequenza da utilizzare per questo circuito

2a) Tolleranza errori FSM

2b) Implementare in verilog qualche tecnica di tolleranza degli errori in fsm spiegata in 2a